[電子電路]-欠電壓保護線路-under voltage protection circuit (UVP circuit)，原理，說明

[電子電路]-欠電壓保護線路-under voltage protection circuit (UVP circuit)，原理，說明

     在之前的文章有介紹過“過電壓保護線路”，其目的就是避免過高的電壓破壞了設備或元件。同時為了避免低電壓使得系統誤動作，有時有會增加一組低電壓保護電路或稱為欠電壓保護電路(under voltage protection circuit, UVP circuit)。

圖一

接著來講解一下欠電壓保護的工作原理，上圖一是一組欠電壓保護線路，整個系統是12V的系統，當輸入電壓低於於10V，則啟動保護，即將電源路徑斷開，以避免後端的系統產生誤動作。

情況一：當V_input > 12V時

1. V_input > 12V，假設V_input = 13V經R1及R2兩電阻分壓，得到約0.79V的電壓。

2. 這加在Q1 Base的0.79V將使得Q1導通。

3. Q1導通，則Q1的Collectot及Emitter為接地0V，等於Q2的Gate同樣為0V。

4. 因為Q2為PMOS，當Gate=0V，則Source及Drain互相導通，則SYS_12V =     V_input = 12V。

情況二：當V_input = 12V時

1. V_input經R1及R2兩電阻分壓，得到約0.72V的電壓。

2. 這加在Q1 Base的0.72V將使得Q1導通。

3. Q1導通，則Q1的Collectot及Emitter為接地0V，等於Q2的Gate同樣為0V。

4. 因為Q2為PMOS，當Gate=0V，則Source及Drain互相導通，則SYS_12V =     V_input = 12V。

情況三：當V_input < 10V時

1. V_input經R1及R2兩電阻分壓，得到約0.61V的電壓。

2. 這加在Q1 Base的0.61V並不足夠使得Q1導通。

3. Q1不導通，則Q2的Gate會因R3，使得Gate電壓=10V。

4. 因為Q2為PMOS，當Gate=10V，則Source及Drain之間不導通，所以V_input將無法進入到SYS_12V中。

介紹了過電壓保護(OVP)及欠電壓保護(UVP)電路，目的就是為了讓電路操作在適當的電壓中，有了OVP及UVP這兩組電路就可以將電壓限制在一組電壓中，所以也有一種電路就是同時整合這兩種電路的特性，就像是一個“窗戶”將電壓侷限在一個上下限中，所以也可以稱這種電路為“window linit circuit”